Preview

Вопросы радиоэлектроники

Расширенный поиск

БЛОК КОЛЬЦЕВЫХ ГЕНЕРАТОРОВ ДЛЯ ВЕРИФИКАЦИИ НА КРИСТАЛЛЕ ЗАДЕРЖЕК СТАНДАРТНЫХ ЦИФРОВЫХ ЭЛЕМЕНТОВ

https://doi.org/10.21778/2218-5453-2018-8-20-26

Полный текст:

Аннотация

Любое функционально законченное изделие должно быть верифицировано на кристалле на соответствие выполняемой функции и заявленным электрическим параметрам. К таким изделиям относятся и библиотеки стандартных цифровых элементов (СЦЭ). Несоответствие реальных значений задержек элементов может привести к снижению выхода годных изделий. В данной статье рассмотрен один из эффективных методов верификации задержек СЦЭ. Описан вариант реализации данного метода, проанализированы основные источники погрешности определения задержек с использованием разработанного блока, даны рекомендации по проектированию и тестированию аналогичных блоков. Предложена схема для верификации задержек триггеров. Разработанный блок позволяет верифицировать задержки 20 различных СЦЭ. Ожидаемая погрешность, вносимая измерительной схемой, составляет не более 3 пс. Всего в блоке установлено 72 измерительные ячейки для оценки случайных локальных вариаций на кристалле. Размер одного блока составляет 105x145 мкм2 на проектных нормах 90 нм. Блок интегрирован в состав тестового кристалла в количестве четырех штук для оценки пространственно-коррелированных вариаций.

Об авторах

А. В. Кобыляцкий
Национальный исследовательский ядерный университет «МИФИ»
Россия

аспирант,  инженер

115409, Москва, Каширское ш., д. 31, тел.: 8 (495) 788-56-99, доб. 8392



Д. К. Сергеев
Национальный исследовательский ядерный университет «МИФИ»
Россия

инженер

115409, Москва, Каширское ш., д. 31, тел.: 8 (495) 788-56-99, доб. 8392



Список литературы

1. Dudek P., Szczepanski S., Hatfield J. V. A high-resolution CMOS time-to-digital converter utilizing a vernier delay line. IEEE transactions on solid-state circuits, 2000, vol. 35, no. 2, pp. 240–247.

2. Levine P. M., Roberts G. W. High-resolution flash time-to-digital conversion and calibration for system-on-chip testing. IEE proceedings computers and digital techniques, 2005, vol. 152, no. 3, pp. 415–426.

3. Abdel-Hafeez S., Harb S. M., Lee K. M. On-chip jitter measurement architecture using a delay-locked loop with vernier delay line, to the order of giga hertz. Proceedings of 18th international conference mixdes, 2011, pp. 502–506.

4. Frohmann S., Dietz E., Dittrich H., Hübers H. W. Picosecond imaging of signal propagation in integrated circuits. Advanced Optical Technologies, 2017, vol. 6, no. 2, pp. 137–142.

5. Das B. P., Onodera H. On-chip measurement of rise/fall gate delay using reconfigurable ring oscillator. IEEE transactions on circuits and systems, 2014, vol. 61, no. 3, pp. 183–187.

6. Das B. P., Onodera H. Area-efficient reconfigurable-array-based oscillator for standard cell characterization. IEEE transactions on circuits and systems-II: Express Briefs, 2014, vol. 61, no. 3, pp. 429–436.


Для цитирования:


Кобыляцкий А.В., Сергеев Д.К. БЛОК КОЛЬЦЕВЫХ ГЕНЕРАТОРОВ ДЛЯ ВЕРИФИКАЦИИ НА КРИСТАЛЛЕ ЗАДЕРЖЕК СТАНДАРТНЫХ ЦИФРОВЫХ ЭЛЕМЕНТОВ. Вопросы радиоэлектроники. 2018;(8):20-26. https://doi.org/10.21778/2218-5453-2018-8-20-26

For citation:


Kobylyatskiy A.V., Sergeev D.K. RING OSCILLATORS BLOCK FOR ON-CHIP VERIFICATION OF STANDARD CELL PROPAGATION DELAY. Issues of radio electronics. 2018;(8):20-26. (In Russ.) https://doi.org/10.21778/2218-5453-2018-8-20-26

Просмотров: 49


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2218-5453 (Print)
ISSN 2686-7680 (Online)