Preview

Вопросы радиоэлектроники

Расширенный поиск

СИНТЕЗ КОМПОНЕНТОВ С ИЗБЫТОЧНОСТЬЮ ДЛЯ СБИС И СИСТЕМ НА КРИСТАЛЛЕ

https://doi.org/10.21778/2218-5453-2018-8-33-39

Полный текст:

Аннотация

Резервирование - наиболее используемый способ увеличения устойчивости системы к ошибкам и сбоям. Устойчивость к ошибкам в современных встраиваемых системах - это важная функция ввиду ускоренного старения в системе или дефектов производства, детектирование которых в процессе тестирования чипа не представляется возможным. Кроме того, различные области применения системы требуют различной степени устойчивости к ошибкам. С точки зрения разработки интегральных схем специального назначения (ASIC), резервирование означает пространственную избыточность, т.е. увеличение площади и энергопотребления кристалла. На ранних стадиях разработки необходимо оценивать взаимосвязь между описанием компонента на языке описания аппаратуры и его синтезом. В статье рассмотрено несколько вариантов синтеза компонентов с резервированием, которые показывают влияние структуры компонента на его площадь и энергопотребление. Основной целью исследования является анализ корреляции между моделью и ее синтезом.

Об авторах

В. В. Розанов
Санкт-Петербургский государственный университет аэрокосмического приборостроения
Россия

аспирант

190000, Санкт-Петербург, ул. Большая Морская, д. 67, лит. А



Е. А. Суворова
Санкт-Петербургский государственный университет аэрокосмического приборостроения
Россия

к. т. н.

190000, Санкт-Петербург, ул. Большая Морская, д. 67, лит. А



Список литературы

1. International technology roadmap for semiconductors (ITRS). Washington, DC, Semiconductor Industry Association 2013, 34 p.

2. Runge A., FaF NoC: a Fault-tolerant and buerless network-on-chip. Procedia computer science, 2015, vol. 56, pp. 397–402.

3. Cota E., de Morais Amory A., Soares Lubaszewski M. Reliability, availability and serviceability of networks-on-chip. New York: Springer, 2012, 208 p.

4. Boshmaf Y. Synthesis of RTL descriptions for architecture exploration. INFOTECH, ESE, 2007, 29 p.

5. Troutman R. R. Latchup in CMOS technology: The problem and its cure. Boston, Kluwer Academic Publishers, 1986, 244 p.

6. Voldman S. H. Latchup. Chichester, John Wiley & Sons, 2007, 450 p.

7. Weste N. H. E., Harris D. M. CMOS VLSI design: A circuits and systems perspective. Fourth Edition. Boston, Addison-Wesley, 2011, 840 p.

8. Xiaohan L. Ye. G., Weiwei X., Zhiliang H., Killat D. An experimental extracted model for latchup analysis in CMOS process. In Proc. 8th IEEE International Conference on ASIC, Hunan (China), 2009, pp. 1035–1038.

9. Lacoe R. C. Improving integrated circuit performance through the application of hardness-by-design methodology. IEEE Transaction on Nuclear Science, 2008, vol. 55, no. 4, pp. 1903–1925.

10. Baze M. P., Buchner S. P., McMorrow D. A digital CMOS design technique for SEU hardening. IEEE Transaction on Nuclear Science, 2000, vol. 47, no. 6, pp. 2603–2608.

11. Lyons R. E., Vanderkulk W. The use of triple-modular redundancy to improve computer reliability. IBM Journal of Research and development, 1962, vol. 6, no. 2, pp. 200–209.

12. Teifel J. Self-voting dual-modular-redundancy circuits for single-event-transient mitigation. IEEE Transaction on Nuclear Science, 2008, vol. 55, no. 6, pp. 3435–3439.

13. Lala P. K. A single error correcting and double error detecting coding scheme for computer memory systems. In Proc. 18th IEEE International symposium on defect and fault tolerance in VLSI systems. Cambridge (USA), 2003, pp. 235–241.

14. Maki G. K., Yeh P.-S. Radiation tolerant ultra-low power CMOS microelectronics: Technology development status. In Proc. NASA Earth Science Technology Conference, Hyattsville (USA), 2003, pp. 1–4.

15. Reyneri L. M., Sansoè C., Passerone C., Speretta S., Tranchero M., Borri M., Del Corso D. Design solutions for modular satellite architectures, aerospace technologies advancements. Intech, Olajnica, Vukovar, Croatia, 2010, pp. 165–188.

16. Structural redundancy and design space exploration method for the hardware components with fault mitigation design. In Proc. FRUCT-20, conference, 2017.

17. Rozanov V., Suvorova E. Approaches to the SoC IP-blocks’ Design with Errors’ mitigation. In Proc. FRUCT-21, conference, 2017.

18. Юдинцев В. Радиационно-стойкие интегральные схемы. Электроника: наука, технология, бизнес. 2007. Вып. 5. С. 72–77.

19. Bowman K. A., Tschnz J. W., Nam Sung K., Lee J. C., Wilkerson C. B., Lu S.-L. L., Kamik T., De V. K. Energy-Efficient and Metastability-Immune Resilient Circuits for Dynamic Variation Tolerance. IEEE Journal of Solid state circuits, 2009, no. 44 (1), pp. 49–63.


Для цитирования:


Розанов В.В., Суворова Е.А. СИНТЕЗ КОМПОНЕНТОВ С ИЗБЫТОЧНОСТЬЮ ДЛЯ СБИС И СИСТЕМ НА КРИСТАЛЛЕ. Вопросы радиоэлектроники. 2018;(8):33-39. https://doi.org/10.21778/2218-5453-2018-8-33-39

For citation:


Rozanov V.V., Suvorova E.A. VLSI AND SYSTEM-ON-CHIP REDUNDANT COMPONENTS SYNTHESIS. Issues of radio electronics. 2018;(8):33-39. (In Russ.) https://doi.org/10.21778/2218-5453-2018-8-33-39

Просмотров: 58


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2218-5453 (Print)
ISSN 2686-7680 (Online)