Preview

Вопросы радиоэлектроники

Расширенный поиск

ПРОБЛЕМЫ МАСШТАБИРОВАНИЯ ПРОИЗВОДИТЕЛЬНОСТИ ПОДСИСТЕМЫ ПАМЯТИ МНОГОЯДЕРНОГО МИКРОПРОЦЕССОРА И МЕТОДЫ ИХ РЕШЕНИЯ

Полный текст:

Аннотация

Пока закон Мура позволяет регулярно наращивать количество ядер, многоядерные микропроцессоры целесообразно делать с распределенным общим кэшем. Их разработка в основном сводится к проектированию подсистемы памяти. С увеличением количества ядер поддержание производительности подсистемы памяти (пропускной способности, времени доступа, качества обслуживания) таких процессоров на необходимом уровне сопряжено с рядом проблем. В статье рассмотрены основные из них, такие как оптимизация времени доступа в распределенный общий кэш, его ассоциативность и разбиение, поддержка когерентности (кодирование и обновление справочника) и архитектура сети соединений на кристалле. Для всех рассмотренных проблем приведены некоторые существующие методы их решения. Анализ и эксперименты позволяют оценить предел эффективной масштабируемости таких процессоров при решении данных проблем рассмотренными методами порядком тысячи ядер.

Об авторе

Ю. А. Недбайло
АО «МЦСТ»; ПАО «ИНЭУМ им. И.С. Брука»
Россия

старший инженер, АО «МЦСТ», ПАО «ИНЭУМ им. И. С. Брука»

119334, Москва, ул. Вавилова, д. 24, тел.: 8 (916) 936-86-70



Список литературы

1. Hardavellas N., Ferdman M., Falsafi B., Ailamaki A. Reactive NUCA: Near-optimal block placement and replication in distributed caches. SIGARCH Comput. Archit. News, 2009, no. 37 (3), pp. 184–195.

2. Beckmann B. M., Marty M. R., Wood D. A. ASR: Adaptive selective replication for CMP caches. Proceedings of the 39th Annual IEEE/ACM International Symposium on Microarchitecture, MICRO ’39, Washington, DC, USA, 2006, pp. 443–454.

3. Кожин А. С., Недбайло Ю. А. Оптимизация общего кэша третьего уровня микропроцессора «Эльбрус-8С» // Вопросы радиоэлектроники. 2015. № 3 (3). С. 21–30.

4. Asanovic K., Zhang M. Victim migration: Dynamically adapting between private and shared CMP caches. MIT Computer Science and Artificial Intelligence Laboratory, Cambridge, Massachusetts, USA, 2005, 17 p.

5. Herrero E., Gonzalez J., Canal R. Distributed cooperative caching. Proceedings of the 17th international conference on Parallel architectures and compilation techniques. Toronto, Ontario, Canada, ACM New York, NY, USA, 2008, pp. 134–143.

6. Lee H., Cho S., Childers B. R. CloudCache: Expanding and shrinking private caches. Proceedings of the 2011 IEEE17th International Symposium on High Performance Computer Architecture. HPCA ’11, Washington, DC, USA, 2011, pp. 219–230.

7. Кожин А. С., Недбайло Ю. А. Методы оптимизации времени доступа в общий кэш многоядерного процессора // Вопросы радиоэлектроники. 2017. № 3. С. 27–32.

8. Sanchez D., Kozyrakis Ch. The ZCache: Decoupling ways and associativity. Proceedings of the 2010 43rd Annual IEEE/ACM International Symposium on Microarchitecture, MICRO ’43, Washington, DC, USA, 2010, pp. 187–198.

9. Wang R., Chen L. Futility scaling: High-associativity cache partitioning. Proceedings of the 47th Annual IEEE/ACM International Symposium on Microarchitecture, MICRO-47, Washington, DC, USA, 2014, pp. 356–367.

10. De Micheli G., Benini L. Networks on chips: Technology and tools. Morgan Kaufmann Publishers Inc. San Francisco, CA, USA, 2006, 408 p.

11. Dally W., Towles B. Principles and Practices of Interconnection Networks. Morgan Kaufmann Publishers Inc. San Francisco, CA, USA, 2003, 550 p.

12. Kumar A., Peh Li-S., Kundu P., Jha N. K. Express virtual channels: Towards the ideal interconnection fabric. Proceedings of the 34th Annual International Symposium on Computer Architecture, ISCA ’07, New York, USA, 2007, pp. 150–161.

13. Grot B., Keckler S. W., Mutlu O. Preemptive Virtual Clock: a Flexible, Efficient, and Costeffective QOS Scheme for Networkson-Chip. Proceedings 42nd Annual IEEE/ACM Int’l Symp. Microarchitecture (MICRO 42), ACM, 2009, pp. 268–279.

14. Ebrahimi E., Lee C. J., Mutlu O., Patt Y. N. Fairness via Source Throttling: A Configurable and High-Performance Fairness Substrate for Multicore Memory Systems. ACM Trans. Comput. Syst., 2012, no. 30 (2), pp. 1–35.

15. Недбайло Ю. А. Разработка сети на кристалле для перспективных многоядерных микропроцессоров // Труды МФТИ. 2017. № 9 (2). С. 151–163.


Для цитирования:


Недбайло Ю.А. ПРОБЛЕМЫ МАСШТАБИРОВАНИЯ ПРОИЗВОДИТЕЛЬНОСТИ ПОДСИСТЕМЫ ПАМЯТИ МНОГОЯДЕРНОГО МИКРОПРОЦЕССОРА И МЕТОДЫ ИХ РЕШЕНИЯ. Вопросы радиоэлектроники. 2018;(2):23-31.

For citation:


Nedbailo Yu.A. MEMORY SUBSYSTEM PERFORMANCE SCALING PROBLEMS IN CHIP MULTIPROCESSORS AND THEIR SOLUTION. Issues of radio electronics. 2018;(2):23-31. (In Russ.)

Просмотров: 47


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2218-5453 (Print)
ISSN 2686-7680 (Online)