Preview

Вопросы радиоэлектроники

Расширенный поиск

ИССЛЕДОВАНИЕ ПРИМЕНИМОСТИ КОМПРЕССИИ ДАННЫХ В КЭШ-ПАМЯТИ МИКРОПРОЦЕССОРОВ С АРХИТЕКТУРОЙ "ЭЛЬБРУС"

Полный текст:

Аннотация

Кэш-память играет важную роль в универсальных микропроцессорах, позволяя уменьшить время доступа к данным и число обращений в оперативную память. Ее объем в современных микропроцессорах достигает сотен мегабайт, основными ограничивающими факторами являются площадь и рассеиваемая мощность. Аппаратное сжатие (компрессия) данных в кэш-памяти может увеличить ее эффективный объем при неизменных физических параметрах, но оно до сих пор не имеет широкого применения в серийных микропроцессорах. Данная работа является первым исследованием в области аппаратного сжатия данных в кэш-памяти микропроцессоров с архитектурой «Эльбрус». Для аппаратной реализации были выбраны алгоритмы ZCA, Base+Delta и Base-Delta-Immediate, которые обладают малой по сравнению с другими алгоритмами задержкой декомпрессии и достаточно высокой степенью сжатия. Схемы компрессии были протестированы в кэш-памяти третьего уровня модифицированного прототипа микропроцессора «Эльбрус-8С2». В статье приведены результаты измерений доли сжатых кэш-строк и степени сжатия на задачах из пакета SPEC CPU2000. Алгоритм Base-Delta-Immediate обеспечил наибольшую степень сжатия среди тестируемых алгоритмов (примерно 1,43 для целочисленных задач и 1,30 для задач с плавающей точкой). Полученные результаты позволяют сделать вывод о практической применимости алгоритма компрессии Base-Delta-Immediate для повышения эффективного объема кэш-памяти.

Об авторах

А. С. Кожин
АО «МЦСТ»; МФТИ (ГУ)
Россия

старший инженер, АО «МЦСТ»;

ассистент МФТИ (ГУ);

119334, Москва, ул. Вавилова, д. 24, тел.: 8 (499) 135-31-08



А. В. Сурченко
АО «МЦСТ»; МФТИ (ГУ)
Россия

студент МФТИ (ГУ);

инженер, АО «МЦСТ»;

119334, Москва, ул. Вавилова, д. 24, тел.: 8 (499) 135-31-08



Список литературы

1. Abali B., Franke H., Poff D. E., Saccone R. A., Schulz C. O., Herger L. M., Smith T. B. Memory expansion technology (MXT): software support and performance. IBM Journal of Research and Development, 2001, vol. 45, no. 2, pp. 287–301.

2. Sardashti S., Arelakis A., Stenström P., Wood D. A. A primer on compression in the memory hierarchy. Synthesis Lectures on Computer Architecture, 2015, vol. 10, no. 5, p. 86.

3. Sardashti S., Seznec A., Wood D. A. Yet another compressed cache: a low-cost yet effective compressed cache. ACM Transactions on Architecture and Code Optimization (TACO), 2016, vol. 13, no. 3, art. 27, p. 26.

4. Gaur J., Alameldeen A. R., Subramoney S. Base-victim compression: an opportunistic cache compression architecture. 2016 ACM/IEEE43rd Annual International Symposium on Computer Architecture (ISCA), Seoul, IEEE, 2016, pp. 317–328.

5. Alameldeen A. R., Wood D. A. Adaptive cache compression for high-performance processors. Proceedings of the 31st Annual International Symposium on Computer Architecture (ISCA), Munchen, IEEE, 2004, pp. 212–223.

6. Chen X., Yang L., Dick R. P., Shang L., Lekatsas H. C-pack: A high-performance microprocessor cache compression algorithm. IEEE transactions on very large scale integration (VLSI) systems, 2010, vol. 18, no. 8, pp. 1196–1208.

7. Кожин А. С., Нейман-заде М. И., Тихорский В. В. Влияние подсистемы памяти восьмиядерного микропроцессора «Эльбрус-8С» на его производительность // Вопросы радиоэлектроники. 2017. № 3. С. 13–21.

8. Dusser J., Piquet T., Seznec A. Zero-content augmented caches. Proceedings of the 23rd international conference on Supercomputing, New York, ACM, 2009, pp. 46–55.

9. Pekhimenko G., Seshadri V., Mutlu O., Gibbons P. B., Kozuch M. A., Mowry T. C. Base-delta-immediate compression: Practical data compression for on-chip caches. Proceedings of the 21st International conference on Parallel architectures and compilation techniques, Minneapolis, ACM, 2012, pp. 377–388.

10. Kozhin A. S, Polyakov N. Y., Alfonso D. M., Demenko R. V., Klishin P. A., Kozhin E. S., Slesarev M. V., Smirnova E. V., Smirnov D. A., Smolyanov P. A., Kostenko V. O., Gruzdov F. A., Tikhorskiy V. V., Sakhin Y. K. The 5th Generation 28nm 8-Core VLIW «Elbrus-8C» Processor Architecture. Proceedings of the 2016 International Conference on Engineering and Telecommunication (EnT-2016), Moscow, IEEE, 2016, pp. 85–89.


Для цитирования:


Кожин А.С., Сурченко А.В. ИССЛЕДОВАНИЕ ПРИМЕНИМОСТИ КОМПРЕССИИ ДАННЫХ В КЭШ-ПАМЯТИ МИКРОПРОЦЕССОРОВ С АРХИТЕКТУРОЙ "ЭЛЬБРУС". Вопросы радиоэлектроники. 2018;(2):32-39.

For citation:


Kozhin A.S., Surchenko A.V. EVALUATION OF CACHE COMPRESSION FOR ELBRUS PROCESSORS. Issues of radio electronics. 2018;(2):32-39. (In Russ.)

Просмотров: 23


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2218-5453 (Print)
ISSN 2686-7680 (Online)